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Tesis:

Penélope: Arquitectura de un procesador de imágenes Risc, flexible y rápido

  • Autor: GONZALEZ GOMEZ, Manuel Jesús

  • Título: Penélope: Arquitectura de un procesador de imágenes Risc, flexible y rápido

  • Fecha: 1989

  • Materia: CIENCIAS TECNOLÓGICAS. Teseo;TECNOLOGÍA DE ORDENADORES. Teseo;ARQUITECTURA DE ORDENADORES. Teseo;SISTEMAS EN TIEMPO REAL. Teseo

  • Escuela: E.T.S. DE INGENIEROS DE TELECOMUNICACION

  • Departamentos: SIN DEPARTAMENTO DEFINIDO

  • Acceso electrónico:

  • Director/a 1º: GONZALEZ LOPEZ, Jorge

  • Resumen: Se presenta y evalúa la arquitectura de un nuevo procesador para tratamiento digital de imágenes. El procesador es básicamente una arquitectura RISC (reduced complexity instrucción set computer) a la que se han incorporado otras características, principalmente, un multiplicador, ciertas instrucciones especiales para imágenes y la posibilidad de zonas de memoria para datos (imágenes) de diferentes velocidades. El procesador, que es de tipo serie, sirve como acelerador de un ordenador personal y utiliza la memoria de este como memoria de imágenes. Los objetivos de diseño mas importantes han sido: flexibilidad, para soportar diferentes tipos de algorítmos; facilidad de programación, con un repertorio de instrucciones adecuado para la realización de un compilador muy eficiente de un lenguaje de alto nivel; altas prestaciones, a fin de soportar aplicaciones interactivas y posibilidad de integración eficiente. Se ha realizado un prototipo y construido una estación experimental basada en un ordenador personal pc-at. La complejidad es de unos 500 módulos msi/ssi y funciona a 10 mips. Este procesador podría integrarse, usando la tecnología de gatearray actualmente disponible, en un único chip de una complejidad de unas 30.000 puertas equivalentes (and de 2 entradas) con un ciclo de instrucción entre 50 y 60 ns (17 a 20 mips). La evaluación, hecha sobre el prototipo, muestra tiempos del orden del segundo para las operaciones típicas y para imágenes de 512 x 512 pixeles. Por ejemplo, una fft se realiza en 4.5 s. La experiencia adquirida ha sugerido posibles mejoras tales como la utilización de dos buses, la incorporación de nuevas instrucciones, pipeline mas profundo, etc. Y la posibilidad de paralelismo