Tesis:
Modelado de fallos y estimación de los procesos de validación funcional de circuitos digitales descritos en VHDL sintetizables
- Autor: RIESGO ALCAIDE, Teresa
- Título: Modelado de fallos y estimación de los procesos de validación funcional de circuitos digitales descritos en VHDL sintetizables
- Fecha: 1996
- Materia: CIENCIAS TECNOLÓGICAS. Teseo;TECNOLOGÍA ELECTRÓNICA. Teseo;DISEÑO DE CIRCUITOS. Teseo
- Escuela: E.T.S. DE INGENIEROS INDUSTRIALES
- Departamentos: AUTOMATICA, INGENIERIA ELECTRONICA E INFORMATICA INDUSTRIAL
- Acceso electrónico:
- Director/a 1º: UCEDA ANTOLIN, Javier
- Resumen: Esta tesis doctoral se enmarca dentro de las técnicas de diseño de circuitos integrados, basadas en la utilización de lenguajes de descripción hardware y síntesis automática. Estas metodologías de diseño (denominadas top-down) han permitido el desarrollo de circuitos muy complejos en tiempos de diseño cortos. Existen, sin embargo, algunos puntos por desarrollar en estos entornos, especialmente en las tareas relacionadas con el test y la validación funcional. En esta tesis se propone un método de estimación de la cobertura de fallos desde descripciones VHDL previas a la síntesis del circuito. Con ello se permite que el diseñador pueda acoplar las tareas de diseño del circuito y desarrollo del test en la fase de diseño de la arquitectura y no posponer este último a la fase de diseño lógico. El método propuesto se basa en un modelo de fallo para descripciones VHDL sintetizables, definido de forma que represente fielmente los fallos de nivel lógico. Este modelo de fallo se ha evaluado con un conjunto de ejemplos, con los que se ha estudiado la influencia de la síntesis del circuito, y se han cuantificado los errores cometidos en la estimación. Los resultados muestran la validez del método y sus limitaciones, especialmente en aquellos circuitos que contienen grandes bloques de lógica combinacional. En los aspectos relacionados con la validación funcional, se propone un método para medir la calidad de los procesos de validación basados en simulación. Con el método propuesto, se puede obtener una medida objetiva y precisa de la calidad así como una indicación de la necesidad de completar el proceso de validación. El método se basa en un modelo de error, definido como perturbación del código VHDL que representa el diseño, y la medida de calidad se denomina cobertura de error. Con un conjunto de ejemplos se ha demostrado la viabilidad del método, desarrollándose un simulador de errores. Se ha comprobado que un conjunto de vectores de simulación adecuado para un circuito (que comprueban su funcionalidad) obtenía una alta cobertura de error, mientras que conjuntos de vectores de menor calidad, resultaban en un reducción significativa de la cobertura. Además, el análisis de los resultados, orienta al diseñador en el desarrollo de nuevos vectores de simulación. Esta tesis doctoral abre un conjunto de líneas de trabajo relacionadas con el test y la validación funcional en metodología top-down. Desde el desarrollo de herramientas de simulación de fallos y errores para descripciones VHDL, hasta la posibilidad de desarrollar algorítmos de generación automática de vectores de test basados en el modelo de fallo propuesto