Tesis:
Estrategia de validación funcional de circuitos digitales descritos en VHDL sintetizable basada en modelos de error
- Autor: LOPEZ ONGIL, Celia
- Título: Estrategia de validación funcional de circuitos digitales descritos en VHDL sintetizable basada en modelos de error
- Fecha: 2000
- Materia: Sin materia definida
- Escuela: E.T.S. DE INGENIEROS INDUSTRIALES
- Departamentos: AUTOMATICA, INGENIERIA ELECTRONICA E INFORMATICA INDUSTRIAL
- Acceso electrónico:
- Director/a 1º: RIESGO ALCAIDE, Teresa
- Resumen: En esta tesis se plantea, como objetivo, obtener la máxima calidad en el banco de pruebas para circuitos digitales, descritos mediante VHDL sintetizable, equivalente al nivel de transferencia de registros (RTL). En este nivel se aplica el concepto de modelo de error, que representa los errores que puede cometer el diseñador durante la descripción del circuito. Este modelo ya propuesto y validado por otros autores, se aplica a las descripciones VHDL, para determinar si los estímulos funcionales son capaces de detectar los errores de diseño. Los bancos de prueba que sean capaces de detectar los errores del modelo VHDL tendrán buena calidad, siempre que el modelo de error represente fielmente los errores de diseño. En esta tesis, el modelo de error inicial ha sufrido un proceso de formalización para que pueda utilizarse con todo tipo de descripciones VHDL sintetizables. Asimismo, se propone un método para medir la calidad de su banco de pruebas. El método propuesto se apoya en dos pilares fundamentales, que son el modelo de error y la simulación de errores. La simulación de errores compara el comportamiento del diseño original con copias de este, que contienen errores insertados. Cuando el comportamiento del diseño original y de las copias erróneas es diferente, y visible en las salidas del circuito, los errores insertados se detectan. Con la simulación de errores se obtiene una medida cuantitativa de la calidad del banco de pruebas, llamada cobertura de errores. La cobertura de errores indica el grado de comprobación que realiza dicho banco de pruebas sobre la funcionalidad del circuito. Asimismo, se genera una lista de errores no detectados, que indica al diseñador las zonas del código que no han sido suficientemente probadas. Para la realización de la simulación de errores en VHDL, se han estudiado las técnicas de simulación de fallos, con el fin de adaptar las, mejores estrategias de esta a la simulación de errores. Se han buscado aquellas técnicas que mejoran la velocidad de ejecución y el tamaño de memoria de la simulación de errores. Cabe destacar como las técnicas adoptadas más interesantes, la liberación de errores detectados y la selección de porcentajes de error. Igualmente, analizando las posibilidades del lenguaje VHDL, se han considerado algunas soluciones adecuadas para la optimización de la simulación de errores, como por ejemplo, la resolución de señales y el uso de procedimientos concurrentes de comparación. Como principal aportación en esta tesis se plantea un método formalizado de validación funcional de circuitos digitales descritos en VHDL sintetizable que ayude al diseñador a obtener bancos de prueba de buena calidad. Una vez establecidas las bases del método de validación y realizado un análisis sobre la: técnicas de simulación de errores, se ha desarrollado una herramienta software automática. Dicha herramienta realiza toda: las tareas del método, mide la calidad de la validación funcional y permite mejorar dicha calidad cuando sea posible. Se han medido algunas características de la herramienta automática desarrollada. Por una parte, se han establecido relaciones entre los tiempos de ejecución y las características de los diseños bajo prueba. Asimismo, se han analizado las coberturas de error obtenidas para diferentes tipos de diseños y bancos de prueba. Con estos dos estudios, se han cuantificado varias características de la herramienta, en particular los resultados de cobertura de errores y la velocidad de ejecución. Para realizar esta caracterización, se han elaborado una serie de pruebas sobre un conjunto de diseños académicos y de aplicación industrial, que han proporcionado datos suficientes para realizar estudios, estadísticos y extraer conclusiones