Tesis:
Estrategias de test y monitorización de sistemas basados en microprocesadores usando lógica compatible con el estándar IEEE 1149.1
- Autor: TORRE ARNANZ, Eduardo de la
- Título: Estrategias de test y monitorización de sistemas basados en microprocesadores usando lógica compatible con el estándar IEEE 1149.1
- Fecha: 2000
- Materia: MICROPROCESADORES
- Escuela: E.T.S. DE INGENIEROS INDUSTRIALES
- Departamentos: AUTOMATICA, INGENIERIA ELECTRONICA E INFORMATICA INDUSTRIAL
- Acceso electrónico:
- Director/a 1º: UCEDA ANTOLIN, Javier
- Resumen: El trabajo desarrollado en esta tesis aborda el uso de estructuras lógicas basadas en el estándar IEEE 1149.1 (Boundary Scan) para el test, la monitorización y la depuración de los sistemas basados en macroceldas, y en particular de los sistemas microprocesadores. Tradicionalmente los requisitos de test y de monitorización se plantean de forma separada, mientras que en el método que se propone se contemplan de forma conjunta desde las primeras fases de concepción y diseño del sistema. El método se basa en la utilización de modelos VHDL arquitecturales basados en implementaciones complejas del estándar IEEE 1149.1, que actúan como medio de acceso y de activación de los recursos de test, monitorización y depuración de los circuitos. En los modelos se pueden incluir elementos tales como subregistros, registros de observación y módulos específicos de monitorización, disponibles en una biblioteca de módulos que puede ser ampliada para soluciones a la medida. También se aborda un método original de diseño de la lógica de test y monitorización, el cual está soportado por un conjunto de herramientas que pretenden explotar las posibilidades de los lenguajes de descripción desde la fase de diseño arquitectural de los sistemas. En particular, se ha desarrollado un entorno de herramientas, como demostrador de la metodología, que se centran alrededor de los siguientes puntos: 1.- Generación automática de modelos de la lógica de test y monitorización, a partir de un lenguaje de especificación original. Los modelos que se generan se integran con la descripción del resto del circuito, y contemplan la inserción de lógica de boundary scan y la inserción de módulos específicos orientados a la monitorización. 2.- Generación automática de funciones de soporte a los bancos de pruebas para entornos de simulación, aplicables en las diferentes etapas de refinamiento del sistema. 3.- Estimación de área de los modelos generados, previa a la síntesis, que permite evaluar el coste en área de la lógica de test añadida durante la exploración del espacio de diseño. 4.- Prototipado virtual y real de un tester de boundary scan con el objeto de validar las características de la lógica en tiempo de ejecución, pudiendo ser aplicados tanto en los modelos simulables como en el prototipo real del sistema. 5.- Ejecución de programas de test de alto nivel soportados por algoritmos de generación y ensamblado de vectores de test, que se ejecutan sobre el tester de boundary scan